MT41K128M16JT-125 IT:K

MT41K128M16JT-125 IT:K 是一款 1.35V DDR3L SDRAM 器件。双数据速率架构是一种 8n 预取架构，其接口设计用于在 I/O 引脚的每个时钟周期传输两个数据字。DDR3 SDRAM 的单次 "读取"或 "写入"操作实际上包括在内部 DRAM 内核上进行一次 8n 位宽、四个时钟周期的数据传输，以及在 I/O 引脚上进行 8 次相应的 n 位宽、一个半时钟周期的数据传输。差分数据选通（DQS、DQS#）与数据一起从外部传输，用于 DDR3 SDRAM 输入接收器的数据捕获。DQS 与写入数据居中对齐。读取数据由 DDR3 SDRAM 传输，并与数据选通边缘对齐。DDR3 SDRAM 通过差分时钟（CK 和 CK#）工作。

• 128 兆 x 16 配置，tCK = 1.25ns，CL = 11 速度等级，16 兆 x 16 x 8 组配置
• 8K 刷新计数，16K A[13:0] 行地址，8 BA[2:0] 组地址，1K A[9:0] 列地址
• 1866MT/s 数据速率，11-11-11 目标 tRCDt-RP-CL，13.75ns tRCD，13.75ns tRP，13.75ns CL
• VDD = VDDQ = 1.35V (1.283-1.45V)，向后兼容至 VDD = VDDQ = 1.5V ±0.075V
• 差分双向数据选通，8n 位预取架构自刷新模式
• 差分时钟输入（CK、CK#），8 个内部组，可编程 CAS（写入）延迟 (CWL)
• 数据、选通和掩码信号的标称和动态片上终止 (ODT)
• 可编程 CAS（读取）延迟 (CL)、可编程发布 CAS 加法延迟 (AL)
• 固定突发长度 (BL) 为 8，突发斩波 (BC) 为 4（通过模式寄存器组 [MRS] 实现）
• 96-ball FBGA封, 工业工作温度范围为-40°C至+95°C