MT41K256M16TW-107:P

MT41K256M16TW-107:P 是一款 DDR3L SDRAM（1.35V）。 双倍数据速率架构采用8n位预取设计，其接口可在I/O引脚实现每时钟周期传输两个数据字。DDR3 SDRAM的单次读写操作实质包含：内部DRAM核心进行单次8n位宽、四时钟周期的数据传输，同时I/O引脚执行八次对应的n位宽、半时钟周期数据传输。 差分数据选通信号（DQS、DQS#）与数据信号共同传输至外部，用于DDR3 SDRAM输入接收器的数据捕获。写操作中DQS与数据信号居中对齐。读取数据由DDR3 SDRAM传输，并与数据选通信号沿边沿对齐。DDR3 SDRAM基于差分时钟（CK和CK#）运行。 CK升高与CK#降低的交叉点称为CK的正沿。控制、命令和地址信号在每个CK正沿进行寄存。

• 256兆字节×16位配置，tCK=1.07nm，CL=13速度等级，1866兆次/秒数据速率
• 13-13-13 目标 tRCD-tRP-CL，13.91ns tRCD，13.91ns tRP，13.91ns CL，8K 刷新计数
• 32K（A[14:0]）行地址，8（BA[2:0]）库地址，1K（A[9:0]）列地址，2KB页大小
• VDD = VDDQ = 1.35V（1.283至1.45V），向后兼容至 VDD = VDDQ = 1.5V ±0.075V
• 支持DDR3L器件，在1.5V应用中向后兼容
• 差分双向数据选通，8n 位预取架构
• 差分时钟输入（CK、CK#），8个内部存储器库，自刷新模式
• 数据、选通和掩码信号的标称和动态片上终止 (ODT)
• 可编程 CAS 延迟、可编程延迟 CAS 附加延迟、可编程 CAS 延迟
• 96球FBGA封装，商用工作温度范围0至95°C